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芯片异构:竞争格局扑朔迷离

作者: 精装之家 来源: 精装之家 发布时间: 2022年03月28日 02:42:14

3月22日,英伟达发布了一款数据中心专属CPU——“Grace CPU超级芯片”。该芯片由两颗CPU芯片组成,其间通过NVLink-C2C技术进行互连。而NVLink-C2C则与近日英特尔与台积电、三星等多家科技厂商发起的UCIe标准有着异曲同工之妙,也是一种新型的高速、低延迟、芯片到芯片的互连技术,可支持定制裸片与GPU、CPU、DPU、NIC、SOC实现互连。

当前,新型数据中对算力需求日渐持续攀升,仅靠单一类型的架构和处理器无法处理更复杂的海量数据,“异构”正在成为解决算力瓶颈关键技术方向。chiplet(“芯粒”)技术被视为“异构”技术的集纳。3月初,英特尔发起的UCIe 标准将为chiplet(“芯粒”)技术提供统一接口和技术标准,台积电、三星、日月光、AMD、等厂商加入,但英伟达却按兵不动。

专家指出,这表明英伟达并没有想要游离在UCIe联盟之外,但也同时展现出了英伟达对NVLink-C2C的绝对信心,未来也许会组建自己的联盟。在全球异构计算领域,虽然AMD也占有一席,但从其加入了UCIe 标准联盟来看,AMD在“异构”上已经偏向英特尔这边,未来异构芯片之战主要在英特尔和英伟达之间进行,业界称之为“双英之战”。

英特尔的“芯粒联盟”

UCIe的魅力在于可以将各个企业的Chiplet规定在统一的标准之下,这样不同厂商、工艺、架构、功能的芯片就可以进行混搭,从而轻而易举地达到互通,并且还能实现高带宽、低延迟、低能耗、低成本。芯谋研究高级分析师张彬磊向《中国电子报》记者表示,“小芯片”chiplet技术的发展有望推动异构计算的发展,chiplet技术提供统一接口和技术标准,解决异质封装的连接和传输效率问题(速率、能效上会有小幅损失)。UCIe标准将促进chiplet相关技术的发展,有望在性能和功耗方面达到平衡和商业化价值。

英特尔曾提出六大技术支柱,对XPU的实现起到了关键作用,包括制程、架构、内存、互连、安全和软件。异构计算虽然看似一个硬件层级的内容,但要释放其能力,需要芯片、系统、软件三层一体化考虑,才能够发挥作用。一是芯片层,指在芯片封装内的异构,和“小芯片”概念紧密相联;二是系统层,指多功能多架构的计算架构进行整合;三是软件层,统一的跨架构编程模型oneAPI,可以通过一套软件接口、一套功能库为开发者提供在不同架构上编程的便利性。在统一的UCIe标准下,异构的难度就会直线下降,并且效果更好。

目前,UCIe联盟已经囊括了半导体、封装、IP供应商、晶圆代工厂和云端服务提供厂商等上下游全产业链。AMD执行副总裁兼首席技术官Mark Papermaster表示:“UCIe标准将成为利用异构计算引擎和加速器来推动系统创新的关键因素。”

台积电科技院士、设计暨技术平台副总经理鲁立忠说:“该全行业联盟立志扩大封装级集成生态系统,台积电很高兴能加入其中。台积电提供各种硅技术和封装技术,为异构UCIe器件打造多种实现方案。”

日月光半导体工程与技术营销总监Lihong Cao博士指出:“业界普遍认为,异构集成有助于将基于小芯片的设计推向市场。”

英伟达或“另起炉灶”

然而,人们在关注UCIe联盟之余也发现,在UCIe联盟当中并没有英伟达与苹果这两大异构集成公司的身影。其中的原因,可以从英伟达CEO黄仁勋在近日召开的GTC 2022春季开发者大会上探知部分。

英伟达发布了NVIDIANVLink-C2C互连技术,其链路的能效最多可比NVIDIA芯片上的PCIe Gen 5高出25倍,面积效率高出90倍,可实现每秒900GB乃至更高的一致互联带宽。也就是说,在异构集成的小芯片互连方面,英伟达也在做与英特尔类似的事情。

“除NVLink-C2C外,英伟达将支持UCIe标准。与NVIDIA芯片的定制芯片集成既可以使用UCIe标准,也可以使用 NVLink-C2C。” 黄仁勋说。

对此有专家指出,这表明英伟达并没有想要游离在UCIe联盟之外,但也同时展现出了英伟达对NVLink-C2C的绝对信心,未来也许会组建自己的联盟。

赛迪顾问集成电路中心高级咨询顾问池宪念向《中国电子报》记者表示,英伟达自身拥有的NVIDIA NVLink-C2C 依托于 NVIDIA 世界一流的 SERDES 和 LINK 设计技术,可从 PCB 级集成和多芯片模组扩展到硅插入器和晶圆级连接。这可提供极高的带宽,同时优化能效和裸片面积效率。相较于UCIe标准,NVLink-C2C经过优化,延迟更低、带宽更高、能效更高。

苹果或许与英伟达有着同样的考虑。本月初,“跨界选手”苹果携地球最强桌面芯片M1 Ultra抢别人“饭碗”,产品性能超越一众CPU与GPU的专业选手。